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Transistor-Level Defect-Tolerant Techniques for Reliable Design at the Nano 1790 - Bild 1 von 1

Transistor-Level Defect-Tolerant Techniques for Reliable Design von Farhan Khan (2012, Taschenbuch)

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It is shown that the combinations of defect tolerance at both the transistor level and gate level have significantly improved circuit defect tolerance. Application of N^2-transistor structure for handling soft errors is also investigated and a novel approach based on quadded transistor structure is proposed.